VHDL je zkratka pro Virtual hardware dešifrování jazyka . To se používá především ve strojírenství navrhnout elektronické automatizace a vytvořit logické obvody . VHDL podporuje sestupně a vzestupně pole je . Cesta údaje VHDL určuje, jak jsou data prochází systémem . Cesta dat nevytváří údaje , to prostě definuje jeho možných tras . Při vytváření datové cesty ve VHDL , budete muset určit složení datového cestu a její architekturu . Pokyny dovolená 1
deklarovat své knihovny funkcí . Například , pokud chcete deklarovat standardní logické aritmetické funkce , váš kód bude vypadat takto : br “ Knihovna IEEE ; br použít ieee.std_logic_arith.all , “
2
definovat porty vašeho datového toku je . Například :
“ subjekt DataPath je br port ( clock_dp : v std_logic ; br rst_dp : v std_logic; br imm_data : v std_logic_vector ( 15 downto 0 ); “
porty jsou vaše data cesty se určí, jak a kde se vaše datové toky . Ty jsou v podstatě určení, kde jsou data na vstupu a kde je výstup .
3
Zavřete portu vstupu datových cest pomocí následující kód :
“ ) ;
konec DataPath , “
4
Určete architektonickou strukturu vaší datové cesty . Budete muset seznam komponent , jaké komponenty jsou složené z a jak datových toků do a z jednotlivých komponent . Například ukázkový kód vytvořit soubor registru bude vypadat takto :
“ složka
port ( hodiny : v std_logic; br rst : v std_logic ; “
5
Zavřete architektonický design končí struktura pomocí “ end struct , “
.